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【技術】IBMの最終兵器 磁気ナノワイヤの磁区を電子スピン注入で動かす「レーストラック・メモリ」が登場―IEDM 2011レポート

1 :依頼27−23@pureφ ★:2011/12/19(月) 03:09:33.21 ID:???
【IEDM 2011レポート】 IBMの最終兵器「レーストラック・メモリ」が登場
会期:12月5日〜7日(現地時間) 会場:米国ワシントンD.C. Hilton Washington
(参考画像:IBM Spintronics Devices Research Magnetic Racetrack Memory Project)
http://www.almaden.ibm.com/spinaps/research/sd/racetrack_anim.gif
http://www.almaden.ibm.com/spinaps/research/sd/?racetrack

http://pc.watch.impress.co.jp/img/pcw/docs/498/859/photo000.jpg
IEDM 2011の参加者登録受け付け所

 半導体のデバイス技術とプロセス技術に関する世界最大の国際学会「IEDM 2011」が12月7日の
夕方に閉幕した。この日は米国IBMと台湾ITRI(Industrial Technology Research Institute)の
共同研究チームが、次世代の大容量不揮発性メモリ「レーストラック・メモリ(Racetrack Memory)」の
開発状況を公表した。

 レーストラック・メモリは大容量と高速、低消費電力、不揮発性、低コストを兼ね備えた究極のスト
レージ用メモリという謳い文句で、IBMが約3年半前の2008年4月10日にコンセプトと基礎実験の
結果を発表していたもの。IBMは同年、台湾のITRIと共同研究チームを結成して開発を続けてきた。

 IEDM 2011では2件の講演が続けて行なわれた。前半の1件(Luc Thomasほか、講演番号24.2)
ではレーストラック・メモリのコンセプトと基本素子の動作結果を、後半の1件(A. J. Annunziataほか、
講演番号24.3)ではメモリセルアレイの試作結果を発表した。レーストラック・メモリの技術詳細が
公表されるのは今回が初めて。そこで本レポートではレーストラック・メモリの位置付けと講演の概要を
ご紹介する。

 講演では、レーストラック・メモリの位置付けについて触れていた。既存のコンピュータ・アーキテクチャは
CPUがまず存在し、CPUがキャッシュ、DRAM(主記憶)、SSD(外部記憶)、HDD(外部記憶)といった
さまざまなメモリをCPUがアクセスするようにできている。これはシングル(単一)のCPUが演算処理を
引き受けている時代には適切なアーキテクチャだった。

 しかし数多くのCPUが演算処理を分担するマルチCPUになると、このメモリアーキテクチャでは大量の
データを移動させる頻度が急速に増大し、メモリとCPUの間のデータ転送が完了するまでの遅延時間が
無視できないほど長くなる。その結果、CPUを増やしても演算処理性能があまり上がらなくなってしまう。

 そこでマルチCPUのコンピュータではストレージ・クラスの巨大なメモリを中心に配置し、数多くのCPUが
このストレージ・クラス・メモリにアクセスするアーキテクチャが望ましいと説明した。このストレージ・クラス・
メモリとなるべく開発しているのが、レーストラック・メモリだとする。

http://pc.watch.impress.co.jp/img/pcw/docs/498/859/photo001.jpg
シングルCPU時代のメモリ・アーキテクチャ。講演スライドを元に記者が独自に作成したもの
http://pc.watch.impress.co.jp/img/pcw/docs/498/859/photo002.jpg
マルチCPU時代のメモリ・アーキテクチャ。講演スライドを元に記者が独自に作成したもの

●HDDとMRAMの特長を兼ね備える

 レーストラック・メモリの基本的な原理は、磁気メモリである。細長いワイヤ状の磁性体(「磁気ナノ
ワイヤ」と呼ぶ)を「磁区」と呼ばれる単位で細かく区切り、磁区における磁化の方向でデータを記録し、
読み出す。

 データを記録する磁気ナノワイヤのほかには、磁気の方向を書き込む素子、書き込まれた磁化の
方向を読み出す素子が存在する。これらの構成はHDDに似ている。HDDの磁性体、書き込みヘッド、
読み出しヘッドがそれぞれレーストラック・メモリの各素子に対応する。実際に講演では「HDD on a
Chip」という呼び方をしていた。

 レーストラック・メモリの書き込み素子は磁気ナノワイヤに近接した配線で、配線電流で誘起した
磁界によって磁気ナノワイヤを磁化する。読み出し素子は磁気トンネル接合素子(MTJ素子)である。
MTJ素子を構成する磁性層の磁化の向きと磁気ナノワイヤの磁化方向を比較することで、MTJ
素子を貫く電気抵抗の値が変化する。この抵抗値の変化をデータとして読み出す。

福田 昭/PC Watch 2011年 12月 15日
http://pc.watch.impress.co.jp/docs/news/event/20111215_498859.html >>2辺りに続く

2 :pureφ ★:2011/12/19(月) 03:10:39.43 ID:???
 HDDとレーストラック・メモリの大きな違いは、HDDでは磁性体ディスクとヘッドが移動するのに対し、
レーストラック・メモリではヘッドに相当する書き込み素子と読み出し素子が固定されていることだ。
レーストラック・メモリは機械的な動作部分がなく、DRAMやフラッシュメモリなどと同様の固体メモリ
である。その点では機械的な衝撃に対する信頼性が高い。

 また次世代の大容量半導体メモリとして期待されているMRAM(Magnetic RAM)とレーストラック・
メモリの大きな違いは、MRAMはMTJ素子を1bitの記憶素子としているのに対し、レーストラック・
メモリではMTJ素子を読み出し素子としていることだ。例えば1Gbitのメモリを仮定すると、MRAMでは
1Gbit分、すなわち10億個を超えるMTJ素子を特性をそろえて製造しなければならない。これは
製造技術としては非常に高い水準を要求されることになる。レーストラック・メモリは1本の磁気ナノ
ワイヤに対して最少で1個のMTJ素子を必要とする。例えば1本の磁気ナノワイヤに1Kbitのデータを
記憶すると、MTJ素子の数はMRAMの約1,000分の1個で済む。このため製造技術としてはMRAM
よりも簡素になり、製造コストが下がる。

 このようにHDD(低コスト)とMRAM(固体メモリ)の良いところを兼ね備えたのがレーストラック・メモリ
だといえる。磁気ナノワイヤのレイアウトは、馬蹄形あるいはU字形の3次元立体形状と平面形状を
考えている。記憶密度が高い3次元立体タイプだが、製造が容易なのは平面タイプである。

http://pc.watch.impress.co.jp/img/pcw/docs/498/859/photo003.jpg
レーストラック・メモリの構造(3次元立体タイプ)。赤色と青色に塗られた細長い帯が磁気ナノワイヤ。
色の違いは磁化の方向の違いを示す
http://pc.watch.impress.co.jp/img/pcw/docs/498/859/photo004.jpg
レーストラック・メモリの構造(平面タイプ)。左端に書き込み素子、右端に読み出し素子を配置してある
http://pc.watch.impress.co.jp/img/pcw/docs/498/859/photo005.jpg
3次元立体タイプの磁気ナノワイヤをアレイ状に並べた大容量ストレージの模式図

●磁気ナノワイヤの磁区を電子スピン注入で動かす

 レーストラック・メモリの動作原理はHDDともMRAMとも大きく違う。磁気ナノワイヤに電流パルス
(矩形波)を与えることによって磁区を磁気ナノワイヤの長さ方向にステップ状に移動させるのだ。
厳密には、磁化が反転する境界領域「ドメイン・ウオール(DW:Dmain Wall)」に電子スピンを注入
することによって、DWの位置を変えていく。すなわち、磁気ナノワイヤの電流パルスに同期して書き
込み素子を動かすことでデータ(厳密にはDW)を書き込み、電流パルスに同期して読み出し素子を
動かすことでデータを読み出す、という動作になる。

http://pc.watch.impress.co.jp/img/pcw/docs/498/859/photo006.jpg
電子スピンの注入によって「ドメイン・ウオール(DW:Dmain Wall)」が移動し、その結果、記憶領域
である「磁区」が移動する。このスライドは2011年8月に米国で開催された講演会「フラッシュメモリ
サミット(FMS)」でIBMが発表したもの
http://pc.watch.impress.co.jp/img/pcw/docs/498/859/photo007.jpg
磁気ナノワイヤの磁気力顕微鏡(MFM)撮影像(左)とMFM出力の変化(右)。ドメイン・ウオールの
間隔は最も短い場合におよそ100nm。つまり、最も小さい場合で100nmの長さの磁区を形成できて
いることを意味する。磁気ナノワイヤの材料はパーマロイ(鉄19%、ニッケル81%の磁性合金)

●256個のメモリ・セルアレイを試作

 IBMとITRIの共同研究チームは、IBMの90nm CMOSプロセスを利用してレーストラック・メモリの
セルアレイを試作した。生産ラインは直径200mmのシリコンウェハを扱うラインで、通常のCMOS
プロセスで周辺回路を製造した後に配線工程(BEOL)の一部分でレーストラック・メモリのセル
アレイを作り込んだ。

 作り込んだ磁気ナノワイヤの数は8行×32列の256本である。1本のナノワイヤには1個のMTJ
素子が付く。磁気ナノワイヤの材料はパーマロイ、寸法は厚みが15nm、幅が60nm〜200nm、
長さが6μm〜12μmである。銅金属配線の第5層と第6層の間に磁気ナノワイヤとMTJ素子を
形成した。1本のナノワイヤには最大で4個のDWが作り込めるので、セルアレイ全体としては最大で
1Kbitのデータを記憶できる。

>>3辺りに続く

3 :pureφ ★:2011/12/19(月) 03:10:52.47 ID:???
http://pc.watch.impress.co.jp/img/pcw/docs/498/859/photo008.jpg
試作したレーストラック・メモリ・セルアレイ。(a)はメモリ・セルのレイアウト図。(b)は1個のメモリ・セルの
電子顕微鏡撮影像。磁気ナノワイヤの長さは12μm。(c)は1個のメモリ・セルの光学顕微鏡撮影像。
(d)と(e)は256個のセルアレイの光学顕微鏡撮影像。(d)は低倍率、(e)は高倍率での拡大像である。
(d)の上部に並んでいる正方形の金属パッドの大きさは80×100μm
http://pc.watch.impress.co.jp/img/pcw/docs/498/859/photo009.jpg
試作したレーストラック・メモリの模式図。(a)はメモリ・セルアレイと周辺回路のレイアウト。
(b)は2×2個のセル・レイアウトおよび回路図

 試作したレーストラックのメモリ・セルアレイでは、データの書き込み、DWの移動、MTJ素子による
データ読み出し(抵抗値の変化)といった動作を確認した。

 製造技術(設計ルール)をFとすると、メモリセルの理論限界は「4×(Fの2乗)」とされている。最先端の
DRAMチップではメモリセルの大きさは「6×(Fの2乗)」であり、回路の工夫によって限界を突破した
NANDフラッシュメモリではメモリセルの大きさは「2×(Fの2乗)」である。ところがレーストラック・メモリでは、
メモリセルの大きさを「(4分の1)×(Fの2乗)」にできると講演では説明していた。実にNANDフラッシュメモリの
8分の1の大きさである。言い換えると、原理的にはNANDフラッシュメモリの8倍と膨大な記憶容量のメモリを、
同じ大きさのシリコン面積(製造コスト)で実現できることになる。

 レーストラック・メモリの開発がどこまで進展するのか。しばらくは行方を見守りたい。

□IEDM 2011のホームページ(英文)
http://www.his.com/~iedm/
□関連記事
【2010年9月14日】【福田】「究極のメモリ」に一段と近づいたスピン注入メモリ
http://pc.watch.impress.co.jp/docs/column/semicon/20100914_393542.html
【2008年4月11日】IBM、電流で磁区を動かすメモリ技術「racetrack」
http://pc.watch.impress.co.jp/docs/2008/0411/ibm.htm

関連ニュース
【半導体】半導体スピントロニクス材料実用化へのブレークスルー 動作温度上昇への鍵を放射光が解明 画像あり
http://news24.2ch.net/test/read.cgi/scienceplus/1213718527/-100
【PC関連】IBM、スピントロニクス技術を用いたメモリ技術「racetrack」を発表
http://news24.2ch.net/test/read.cgi/bizplus/1208009752/-100
【半導体】韓国のサムスンとハイニックス:次世代メモリーMRAMを共同開発…政府は一部を支援
http://news24.2ch.net/test/read.cgi/bizplus/1214404852/-100
【半導体】NEC、データ保持に電力消費しない「MRAM」 250MHz駆動に成功…世界初
http://news24.2ch.net/test/read.cgi/bizplus/1196432816/-100
【半導体】東芝、Gビット級MRAMにつながる新素子を開発
http://news21.2ch.net/test/read.cgi/bizplus/1194357254/-100
【半導体】TDK:次世代メモリー「MRAM」開発・磁性薄膜技術を転用…08年中に量産開始も
http://news21.2ch.net/test/read.cgi/bizplus/1191104137/-100
【技術/半導体】リング状磁気トンネル接合を使った新型MRAMを開発 中国の研究チーム
http://news21.2ch.net/test/read.cgi/scienceplus/1173703542/-100

4 :名無しのひみつ:2011/12/19(月) 03:22:14.74 ID:2m2oJqgz
なるほどわからん(・∀・)

5 :名無しのひみつ:2011/12/19(月) 03:26:05.70 ID:/MkZNeCA
なんかすごそうだということだけはわかる。

6 :名無しのひみつ:2011/12/19(月) 03:28:22.25 ID:7gzlgSBR
ということは、もうすぐ128bitのosが出てくるなぁきっと

7 :名無しのひみつ:2011/12/19(月) 03:36:40.00 ID:ePVBqZdY
情強はIvyまで待つ

8 :名無しのひみつ:2011/12/19(月) 03:41:30.04 ID:6voLez7p
情報の同期はどうするんだろうな

9 :名無しのひみつ:2011/12/19(月) 03:48:18.25 ID:8SPsQTjo
(´-`).。oO(有る意味ヨタ話なのだろう…)

10 :名無しのひみつ:2011/12/19(月) 04:04:15.93 ID:pwfTMCU0
複数のCPUで共有のメモリにアクセスする場合、
あるCPUが読み書きをしている間、他のCPUは読み書きをできない?
そうしないと、メモリの一貫性が保てないよね?

また、おそらくCPUの動作速度は、メモリへの読み書きの速度より相当速いよね?
そうなると、共有メモリに繋がれたCPUの数が増えた際に、
一定時間内に実際にCPUが動作している割合はどんどん下がるような。
(他のCPUの読み書きの終了を待っている時間がどんどん増える気がする)。

メモリをいくつかの領域に分割して、
それぞれの領域に排他的にアクセスできるようにすれば、
CPUが待たされることが減るかも知れないけれど、
今のOSって、わざわざメモリを分散して使う(CPUごとに近いアドレス空間を使わない)ような実装はないと思う。
また、メモリを分割すれば、それぞれのメモリにCPUから配線をしなければならないわけで、
CPUの数と、分割されたメモリ領域の数が増えると、
とんでもない配線をしなければならない事になると思う。

というわけで、そもそも、複数のCPUで共有メモリを使うアーキテクチャーが
本当に効率的かどうかは、相当検証がいることだと思う。

良く知らないで書いているけれど、
実際のところ、そういう検証はコンピュータサイエンスの世界でされているんだろうか?
(まあ、そういう論文なりの元に、こういう研究開発をしているんだろうが・・・)

11 :名無しのひみつ:2011/12/19(月) 04:12:38.97 ID:mBx7d7lg
うんうん
わからん

12 :名無しのひみつ:2011/12/19(月) 04:12:39.45 ID:Psypmyy6
SSDが記憶ディスクにもメモリーディスクにもなるみたいな話?


13 :名無しのひみつ:2011/12/19(月) 04:20:11.83 ID:9xcP338a
SLC型のSSD買いたいけど値段が高いような

14 :名無しのひみつ:2011/12/19(月) 04:23:09.61 ID:xj8kWNPW
>>12
レイテンシが大きければ、ちょっと性能のよいSSD程度にしかならなそうだよな
CPUのキャッシュを置き換えるというならL1キャッシュレベルのレイテンシを達成しないと
性能向上は難しいと思う。

まあそういう事は当然考えられているんだろうけどね。

15 :名無しのひみつ:2011/12/19(月) 04:37:04.76 ID:cL6iqMaC
IBMにCを入れてみたのか?

16 :名無しのひみつ:2011/12/19(月) 06:22:11.53 ID:kj8i4aIf
でも、お高いのでしょう?


17 :名無しのひみつ:2011/12/19(月) 07:12:16.95 ID:2IHPcMoH
これって、要はコアメモリの考えだよね?

18 :名無しのひみつ:2011/12/19(月) 07:34:06.08 ID:dETMEQUR
>10
>メモリを分割すれば、それぞれのメモリにCPUから配線をしなければならないわけで、
明らかな間違いだわな
なんで物理的に分割する必要がるねん。分割したかったら、使わなければいいだけじゃん。


19 :名無しのひみつ:2011/12/19(月) 07:45:44.77 ID:2hFiMeA9
メモリもHDDもSSDも今は買うな時期が悪い

20 :名無しのひみつ:2011/12/19(月) 08:02:15.51 ID:OQwBBw5o
よくわからんが、水銀遅延管のことか?

21 :名無しのひみつ:2011/12/19(月) 08:56:02.10 ID:W0cDaKsR
・磁気モーメントを使う (DRAMは電荷)
 →不揮発が可能
・1回路で複数bit が可能 (MRAMは1回路1bit )
 →立てて配置したら面積あたりのbit 数を増やすことが可能
・磁性体がメカニカルに動くことはない (HDDは磁性体の移動を使う)
 →HDDとちがいメカニカルな遅延が生じない

一本の磁性体に複数bit 記録して、磁性体と読み取り部を動かさずに
どうやって全bit を読み取るのか?
→ 磁性体は動かさずに磁壁、磁区だけを動かして読み取る
  (磁壁の間隔、磁区のパターンを保持したまま動かすことができる)

磁区をトコロテン式に移動させることができる(トコロテンは一方向だけだが
racetrack は双方向)という論文がScience に載った

22 :名無しのひみつ:2011/12/19(月) 09:23:05.33 ID:KmrF9VO+
さっさと市販品作りゃいいのに、
特許取ったけど自社の者すら誰も使ってくれないことは
よくある話だね。

23 :名無しのひみつ:2011/12/19(月) 10:33:46.79 ID:GzaIAq+y
ちょっと昔1980年ごろに、夢の不揮発性のメモリーとして
バブルメモリーというのがあって、例えば富士通が装置をパソコン
FM-8に組み込んで売ってたり産業用の制御パソコンに入れて売ってたが、
たちまち廃れた。一時期はインテルも作ってたと思う。

磁気を使う素子の場合には、装置を磁気シールドする必要もある。

24 :名無しのひみつ:2011/12/19(月) 10:46:17.55 ID:WaSEfIrM
>大容量と高速、低消費電力、不揮発性、低コスト

寿命についても考えてくれよ

25 :名無しのひみつ:2011/12/19(月) 11:15:52.25 ID:Zgzu/5Mw
>>10
お前の考えたようなことは数十年前に考慮済み

26 :名無しのひみつ:2011/12/19(月) 11:28:36.37 ID:vItUtZ5V
バブルメモリもナノサイズになったのか

27 :名無しのひみつ:2011/12/19(月) 11:32:14.85 ID:7ORS4jMU
やっぱりこれバブルメモリだよな。

確か当時はコスト高と、読み出しがシリアルで速度向上しなかった、
集積も進まなかったってあたりが敗北原因だったけど、さて今回のは
どのくらい解消されてるんだろ。



28 :名無しのひみつ:2011/12/19(月) 12:51:16.94 ID:x+cOip7Q
ストレージ専用のマルチポートHDD、用途によっては便利かもな。LANHDDで十分だが。

29 :名無しのひみつ:2011/12/19(月) 21:35:10.69 ID:taxFbqrH
レーストラック内でデッドロックとか頻繁に起こりそうな気もしないでもない・・・か???

30 :名無しのひみつ:2011/12/19(月) 21:59:00.36 ID:vuH5kceI


・・・なんか日本で以前に開発されてなかったっけ?まだ量産体制は整って無いようだけど。

31 :名無しのひみつ:2011/12/19(月) 22:22:29.18 ID:ILuXRKzg
水銀遅延管の半導体版?

32 :名無しのひみつ:2011/12/19(月) 22:31:28.59 ID:AxX/ZDhx
あと2,3年でCPU内部にDRAMを実装したMCMタイプがでてくる、
L3キャッシュ巨大化すればいいとか馬鹿が言っていたが
L3てサイズが大きいとレイテンシーが増え性能が上がらないという
弱点があることすら理解できていない、

33 :名無しのひみつ:2011/12/20(火) 00:43:26.82 ID:o+aifQrj
僕の肛門も最終兵器になりそうです。

34 :名無しのひみつ:2011/12/20(火) 00:55:04.99 ID:KnexUZlj
SSDに置き換わるのかDDR4に置き換わるのか
どれだけ早いんだろう

35 :名無しのひみつ:2011/12/20(火) 01:16:39.00 ID:UcerygXD
ブロッホラインメモリ?


36 :名無しのひみつ:2011/12/20(火) 01:24:42.29 ID:7YhJpuP9
ギャラクティカでいつ死んだっけ

37 :名無しのひみつ:2011/12/20(火) 01:43:24.38 ID:F3qKRplK
ワイヤメモリとか胸熱
ttp://www.museum.uec.ac.jp/database/sf/sf150/s168.html

38 :ココ電球 _/::o-ν ◆tIS/.aX84. :2011/12/20(火) 02:37:08.78 ID:qDiIIcnN
SPARKのレジスタをメモリに変えたようなアーキテクチャだな

39 :名無しのひみつ:2011/12/20(火) 04:02:37.73 ID:NP1cQZeb
読み書きが遅いから、あんまり魅力が無い

40 :名無しのひみつ:2011/12/20(火) 05:12:12.30 ID:oX+j1HTz
ttps://nanonet.nims.go.jp/modules/news/article.php?a_id=998
>15μmのナノワイヤを走行する時間は100nsであったという.

端から端で100なら、平均で数十nsの遅延で目的ビットを
読み出せるんじゃないか。SRAMよりは遅いがNANDフラッシュよりは早い。
bit/s はワイヤの本数で稼げばいいだろうし

41 :名無しのひみつ:2011/12/20(火) 05:49:47.56 ID:YaRFL3Nr
講釈はいい、実物を早く市場に出せ

42 :名無しのひみつ:2011/12/20(火) 09:04:04.85 ID:s/wvDdYb
これがスピントロニクスってやつなのか?

43 :名無しのひみつ:2011/12/20(火) 09:17:44.40 ID:LXPsMcBu
SCEが好きそうだなぁ

44 :名無しのひみつ:2011/12/20(火) 15:09:59.56 ID:UmWx23M4
最終なのか

45 :名刺は切らしておりまして:2011/12/20(火) 15:34:42.62 ID:10IifJDa
PRAMが一番実用化に近い、PRAMが出れば今のSSDの問題の殆どは解決される。

これは余程の幸運がないと無理だろう。

46 :名無しのひみつ:2011/12/21(水) 01:08:16.17 ID:KOOJUvJ5
スパコンとかマルチコアCPUとかで使うのかね
高そう

47 :名無しのひみつ:2011/12/21(水) 03:04:05.15 ID:x3+Qq94n
>>43
メモリ関連なら任天堂も好き


48 :名無しのひみつ:2011/12/22(木) 14:24:49.34 ID:t1d3cB8o
ミリピードメモリーはどうなったん?

49 :名無しのひみつ:2011/12/22(木) 21:36:09.31 ID:7oDCR0Ia
>>27
マイクロ8のオプションに磁気バブルメモリってあったような記憶が。
確かアクセスは早いけど集積度を上げるのが難しいとかなんとかで消えていったような

50 :名無しのひみつ:2012/01/01(日) 09:34:38.93 ID:AtZZT2Ek
こんなものが最終兵器なわけがない。
もしもそうならIBMももう直ぐ終わり。
以前、マイクロマシンを使った
IBMパンチカードみたいなメモリとかは
どうなったんだろうか?

51 :名無しのひみつ:2012/01/01(日) 09:57:25.77 ID:MAGI6AZi
IDがマギ記念カキコ

52 :名無しのひみつ:2012/01/01(日) 10:38:56.67 ID:yJLyhT5v
時代を先取りしすぎてPC-8001に負けたお(´・ω・`)
http://www-lab.ee.uec.ac.jp/equip/images/f_FM-8set.gif


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